• ВХОД

    •  

    Полное описание

    Шевелев, С. С. Параллельный сумматор-вычитатель на элементах нейронной логики = Parallel adder-subtractor on elements of neural logic / С. С. Шевелев. - DOI 10.18127/j00338486-202309-07. - Текст : непосредственный // Радиотехника = Radioengineering/Radiotekhnika : международный научно-технический журнал. - 2023. - Т 87, N 9. - Библиогр. в конце ст. - ISSN 0033-8486.

    ГРНТИ УДК
    49.43621.396
    28.23.37004.032.26

    Рубрики:
    Радиосвязь
    Нейронные сети -- Применение

    Кл.слова (ненормированные): заем из старших разрядов -- вычитание -- перенос из младших разрядов -- суммирование -- нейроподобные элементы -- сумматоры по модулю два -- многоразрядные компараторы
    Аннотация: Современные универсальные вычислительные машины способны реализовать любой алгоритм, но при решении определенных задач по скорости обработки они не могут конкурировать со специализированными вычислительными модулями, позволяющими повысить быстродействие выполнения арифметических операций за счет использования параллелизма при обработке данных. Надежность работы арифметических вычислителей повышается с помощью применения нейроподобных элементов. Такие специализированные устройства эффективны при обработке массивов данных, при решении задач искусственного интеллекта, а также в качестве управляющих устройств. Цель исследования - разработать структуру параллельного сумматора-вычитателя на элементах нейронной логики, которая обеспечивает высокое быстродействие и надежность работы. Разработанные структурно-функциональные схемы блоков сумматора/вычитателя позволяют увеличить быстродействия по сравнению с известным сумматором последовательного действия при сложении в дополнительных кодах не менее чем в 2 раза, а с параллельным сумматором с последовательным переносом - не менее чем в 1,5 раза. Показано, что аппаратная сложность представленного сумматора-вычитателя ниже в 1,3 раза по сравнению с сумматором последовательного действия и в 2,8 раза по сравнению с параллельным сумматором с последовательным переносом. Предложенная структура сумматора-вычитателя обеспечивает увеличение скорости вычислений арифметических операций за счет реализации параллелизма в обработке данных.
    Экз-ры полностью 46ad6278469791c4cf8521ed03af6602/2023/87/9
    Нет сведений об экземплярах
    Держатели документа:
    Государственная публичная научно-техническая библиотека России : 123298, г. Москва, ул. 3-я Хорошевская, д. 17 (Шифр в БД-источнике (KATBW): -872137-284824)

    Шифр в сводном ЭК: ab9f97f753fb89968511706bcbffdc6c




    Заказ фрагмента документа ₽